貴公司近期同步實現了4奈米節點多晶片系統整合封裝產品出貨，最大封裝體面積約1500平方毫米的系統級封裝。關於這個4奈米多晶片系統整合封裝產品和高達1500平方毫米的封裝面積，貴公司能否介紹更多此次採用封裝方式的技術細節，這個面積里大概集成了多少顆晶片，是二維方式還是堆疊方式呢？感謝您的回答。

長電科技：尊敬的投資者，您好。長電科技XDFOI?包括2D/2.5D/3DChiplet，能夠為客戶提供從常規密度到極高密度，從極小尺寸到極大尺寸的一站式服務，可有效解決後摩爾時代客戶芯片成品製造的痛點。透過小晶片異構整合技術，在有機重佈線堆疊中介層（RDLStackInterposer，RSI）上，放置一顆或多顆邏輯晶片（CPU/GPU等），以及I/OChiplet和/或高頻寬記憶體晶片（HBM ）等，形成一顆高集成度的異構封裝體。本公司的有機重佈線堆疊中介層最小線寬線距為2um，可實現多層佈線，整體厚度可控制在50um以內。同時採用了極窄節距凸塊互聯技術，微凸點（μBump）中心距為40μm，實現在更薄和更小單位面積內進行高密度的各種製程集成，達到更高的集成度、更強的模組功能和更小的封裝尺寸。另外，公司還可以在封裝體背面進行金屬沉積，在有效提高散熱效率的同時，根據設計需求增強封裝的電磁屏蔽能力，提升晶片成品良率。感謝您對公司的關注與支持。